Calendario
del corso
(Nota: i
riferimenti al libro di testo sono relativi sia alla 3a ed. in inglese
(3EN) che alla 2a ed. in italiano (2IT)) |
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Sett. |
Data |
Argomenti
della lezione |
Riferimenti sul
libro di testo |
Esercitazioni |
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1 |
martedì 2/5 |
Presentazione del corso. Richiami
sull'organizzazione del processore. Realizzazione dell'ALU con
soluzione bit slice.
(lez 0,
lez1) |
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venerdì 5/5 |
Realizzazione dell'ALU: addizionatori RCA. Gestione
flag. Valutazione dl critical path. Addizionatori CLA. Algoritmi per la realizzazione di moltiplicazione
tra interi. Circuiti
moltiplicatori sequenziali.
(lez1) |
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2 |
lunedì 8/5 |
Algoritmi per la realizzazione di divisioni tra
interi. Circuiti per la realizzazione di moltiplicazioni e divisioni
tra interi. Cenni sulle operazioni su numeri floating point. Schema
di un addizionatore tra numeri floating point.
(lez1) |
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martedì 9/5 |
Architettura del datapath del processore. Formati
delle istruzioni. Elementi combinatori. Elementi di memoria: register
file, memoria dati.
(lez2) |
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venerdì 12/5 |
Architettura della CPU: data path a singolo ciclo
(lez2)
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3 |
lunedì 15/5 |
Architettura della CPU: data path a singolo ciclo
(lez2) |
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martedì 16/5 |
Architettura della CPU: data path a singolo ciclo
(lez2) |
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venerdì 19/5 |
Architettura della CPU: data path a singolo ciclo.
Controllo. Valutazione delle prestazioni
(lez2) |
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4 |
lunedì 22/5 |
Architettura della CPU: data path multi ciclo.
(lez3) |
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martedì 23/5 |
Architettura della CPU: data path multi ciclo.
(lez3) |
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venerdì 26/5 |
Architettura della CPU: data path multi
ciclo.Controllo
(lez3) |
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5 |
lunedì
29/5 |
Architettura della CPU: data path multi ciclo.
Controllo. Eccezioni.
(lez3) |
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martedì 30/5 |
Eccezioni. Gestione eccezioni nel datapath.
Interruzioni. Interruzioni nel MIPS. Interruzioni come strumento
di gestione di eventi asincroni.
(lez3,lez4) |
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6 |
lunedì 5/6 |
Pipelining: introduzione. Cenni sull'architettura della CPU
pipelined.
(lez5) |
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martedì 6/6 |
Alee su architettura pipeline: alee strutturali
(lez5) |
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venerdì 9/6 |
Esercitazione: Gestione interruzioni in MIPS |
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Testo
dell'esercitazione |
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7 |
lunedì 12/6 |
Alee su architettura pipeline: alee dati
(lez5) |
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martedì 13/6 |
Alee su architettura pipeline: alee di controllo.
Gerarchia di memoria. Hit rate e hit time, miss rate e miss time.
(lez5, lez7) |
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venerdì 16/6 |
Memoria Centrale. Moduli di
memoria SRAM e DRAM. Tecnologie avanzate: RAM sincrone, DDR.
(lez7) |
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8 |
lunedì 19/6 |
Memorie Cache. Parametri, tempo medio di accesso.
Organizzazione. Cache ad accesso diretto. Cache completamente
associative. Cache set-associative. Algoritmi per la sostituzione dei
blocchi. Gestione delle operazioni di scrittura (write back, write
through).
(lez8) |
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mercoledì 21/6 |
Esercitazione: Pipelining |
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Testo
dell'esercitazione |
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venerdì 23/6 |
Esercitazione:
Cache |
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9 |
lunedì 26/6 |
Il sistema di bus: generalità. Tipologie di bus. Sistemi a uno, due,
tre bus. Tempificazione. Arbitraggio di bus.
(lez6) |
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martedì 27/6 |
Sistema di I/O: generalità. Interfaccia di I/O.
Organizzazione delle operazioni di I/O: programmed I/O
(lez9) |
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venerdì 30/6 |
Organizzazione delle operazioni di I/O: interrupt I/O. DMA.
(lez9) |
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